aide pour un code vhdl d'un generateur d'horloge

aide pour un code vhdl d'un generateur d'horloge	< Sujet précédent Sujet suivant >
Index du Forum -> Forum de l'Electronique -> PSoC, FPGA et VHDL

Auteur

Message

stewart33
Newbie

Messages : 4
Inscrit(e) le: 21/04/2009

Posté le 11/05/2009 16:04
aide pour un code vhdl d'un generateur d'horloge
salut Svp je cherche à avoir en sortie deux horloges 8khz et 256khz et cela par un code vhdl; est ce que quelqu'un peux m'aider à completrer cela, au début j'ai une fréquece d'entrée 24mhz que je dois diviser par 300 pour avoir 8khz et ensuite multiplier ce 8khz par 32 pour obtenir 256khz, quelqu'un peux me compléter ce code: entity clk_div is port( clk_24mhz:in std_logic; clk_8khz: out std_logic; clk_256khzut std_logic); end clk_div; architecture arch_clk of clk_div is

Revenir en haut | Permalien

ouissamgasmi
Modérateur

Messages : 14
Inscrit(e) le: 29/12/2007

Posté le 17/05/2009 20:00
RE : aide pour un code vhdl d'un generateur d'horloge
facile ton prblm tu doit utlisé un compteur binaire pour trouver tes frequences ta frequence de sortie sera un bit parmit les N bits qui s"incrementent exemple 000 001 010 011 100 101 110 111 SI TU REMARQUE BIEN le bit le plus faible a une frequence la plus rapide et celui d apres devient moin rapid etc alors a toi de voir combien de bit utiliser pour avoir tes F BC

Revenir en haut | Permalien

Claudine75
Member

Messages : 238
Inscrit(e) le: 26/11/2015

Posté le 03/11/2016 12:54
RE : aide pour un code vhdl d'un generateur d'horloge
Bravo ! Votre forum est l'un des meilleurs que j'ai vu ! gay telephone

Revenir en haut | Permalien

Licence - Sitemap - Qui somme nous ? - confidentialité- Tunisie Index

Ce site web utilise des cookies. Nous utilisons des cookies pour vous offrir la meilleure expérience sur notre site Web. Plus d'infos