| Auteur | Message |
 stewart33
Newbie
Messages : 4
Inscrit(e) le: 21/04/2009
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 Posté le 11/05/2009 17:04 | | | aide pour un code vhdl d'un generateur d'horloge |
salut
Svp je cherche à avoir en sortie deux horloges 8khz et 256khz et cela par un code vhdl; est ce que quelqu'un peux m'aider à completrer cela, au début j'ai une fréquece d'entrée 24mhz que je dois diviser par 300 pour avoir 8khz et ensuite multiplier ce 8khz par 32 pour obtenir 256khz, quelqu'un peux me compléter ce code:
entity clk_div is
port(
clk_24mhz:in std_logic;
clk_8khz: out std_logic;
clk_256khz ut std_logic);
end clk_div;
architecture arch_clk of clk_div is
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ouissamgasmi
Modérateur
Messages : 14
Inscrit(e) le: 29/12/2007
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| Posté le 17/05/2009 21:00 | | | RE : aide pour un code vhdl d'un generateur d'horloge |
facile ton prblm
tu doit utlisé un compteur binaire pour trouver tes frequences
ta frequence de sortie sera un bit parmit les N bits qui s"incrementent
exemple
000
001
010
011
100
101
110
111
SI TU REMARQUE BIEN le bit le plus faible a une frequence la plus rapide et celui d apres devient moin rapid etc
alors a toi de voir combien de bit utiliser pour avoir tes F
BC
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